3次元トライゲート採用で４次元チップ？
動的再構成FPGAとして、とんでもなくおもしろい発想のTabula社の3PLD、これを題材に書こうと思いつつなかなか時間を得ることができなかったのですが、やっとここにきて書ける時間が出てきました。しかもその後、これをインテルのファウンドリーで製造するという発表、これが、インテル社の3次元トライゲート・トランジスター採用 22nm プロセス技術導入という事です。
Tabla社のFPGAは、「ABAX（エイバックス）」というらしいですが、3次元PLDで３PLDというらしいです。２次元＋時間軸を加えて３次元ら しいですから、これが量産時には、４次元チップとして発表されるのでしょうか？なんとなくここがインテルの3次元トライゲートを採用したい理由がわかりる よう気がします。
１クロックを最大８倍してその中で動的再構成をするFPGAですので、動作スピードは犠牲になるでしょうが、ハードウエアリソースが仮想的に最大８倍と拡大されて使えるというすばらしいアイデアです。代理店のルネサスイーストン社にいろいろ質問しましたが、まだ開発ツールが、公開されないようですので、少し不便かもしれませんが、ルネサスイーストン社に依頼すると開発できるようです。
こんな大容量のFPGAがどんどん出てくると、将来は、大型計算機がなくなったように、ASICの市場もいずれFPGAにとって代わられる時代が到来するのでしょうか？
破壊的イノベーションの予感！！
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